ASIC 용어 요약

다반테크 강정식(http://www.chollian.net/~beer50cc) 과장님이 천리안 디지탈 동호회에 올린 글입니다... (2001.8.27)

1. ASIC : Application Specific Integrated Circuit
   주문형반도체.  시스템 업체가 자기 시스템의 특정회로 부분을 하나의 반도체로 집적시켜 개발하여, 반도체 제조 업자에게 주문 제조한 반도체.  수요 업체가 주문 제조한 특정회로용으로만 사용되기 때문에 기존의 범용 반도체 (반도체 업체가 생산하는 표준화된 반도체: Standard IC)와 상대적인 개념으로 특정용도 IC (ASIC)라 통칭함.
2. ATVG : Automatic Test Vector Generation
   일반적으로 결점 적용 범위 (Fault Simulation)의 레벨을 증가시키고, 기능을 검사하기 위한 테스트 패턴 (Test Pattern)들을 증가시키기 위해 이용된다.
3. Back Annotation
   레이아웃 (Layout)후에 R.C값을 추출하는 작업.
4. Behavioral Description
   알고리즘 또는 수학적인 방정식의 항으로부터 소자 또는 기능을 모델화 하는 것.
5. Bottom-up Design
   계층적 설계방법 (Hierarchical Design)을 이용하여 트랜지스터나 게이트 같은 기본적인 소자로부터 셀 (cell), 모듈 (module)등 중간레벨의 구조를 만들고 정의하여, 높은 레벨의 시스템 구조를 꾸며 나가는 설계방식 (Top-Down Design과 상대적 개념)
6. Cell
   특정한 전기적 기능을 수행하기 위해 이미 정의된 회로 소자의 레이아웃이나 파일.
7. Cell Library
   특성을 가진 셀들의 모임으로 일반적 ASIC 벤더(Vendor)회사에 특정된다.
8. CIF : Caltech Intermediate Format
   표준형 기계가 읽을 수 있도록 마스크 레벨인 도형적 레이아웃을 표현하기 위한 형식.  레이아웃의 표준으로 GDSII도 있다.
9. Core
   I/O 패드링 (Pad Ring)을 제외한 영역 또는 ASIC의 능동 영역.
10. Critical Path
    회로망에서 가장 긴 경로.  임계 경로 전달 지연은 소자의 최대 클럭 주파수를 제한한다.
11. Design Rule
    도형적 레이아웃을 이루는 다각형들에 대한 최소의 너비와 간격에 대한 요구 사항들을 정의한 것.  테크놀러지별로 Metal1, Metal2, Poly등의 값들을 정의.
12. DFT : Design For Testability
    테스트 용이화 설계 (DFT)는 회로 설계단계시, 논리회로의 테스트를 손쉽게 할 테스트 패턴 생성을 고려하여 설계하는 것이다.
13. DIE
    칩이라고도 부름.  다이는 회로나 소자의 어레이를 포함하는 웨이퍼를 스크라이브 선 (Scribe Line)을 따라 잘라서 얻은 하나의 집적된 회로이다.
14. DRC : Design Rule Checker
    설계 아트워크가 어떤 특정 공정에서 아무런 문제없이 제작될 수 있는가를 검토하기 위하여, 완전한 레이아웃을 공간적인 면에서 공정 설계 규칙에 맞는지 검토하는 프로그램.
15. EDA : Electronic Design Automatic
    컴퓨터를 이용한 회로 설계 자동화 엔지니어링 툴들에 상응함.
16. EDIF : Electronic Data Interchange Format
    어떤 설계 툴에서 만들어진 데이터를 다른 설계 툴로 전송하기 위한 표준화된 중간 서식.
17. ERC : Electronic Rule Checker
    과다한 팬아웃, 개방 (Open), 단락 (Short)과 같은 전기법칙의 위반들에 대하여 회로 레이아웃을 검토하는 프로그램.
18. Fault
    어떤 회로의 개방또는 단락으로 인하여 기능적 고장을 초래하는 제조상의 결함.
19. Floating Node
    연결되지 않은채 남겨진 게이트의 입력 또는 출력으로, 놓아두면 기능적 고장을 유발하게 된다.  부동단자는 대개 논리적으로 High 상태로 부동한다.  ERC 프로그램들이 이런 레이아웃 에러를 검색하는데, 이것들은 공정중에 불안전한 접촉에 의해 발생하기도 한다.
20. Floor Planning
    최적의 레이아웃을 얻기 위하여 칩 레이아웃 영역내의 기능 블럭들을 배치하고, 그 기능블럭들 사이를 연결하여 할당하는 과정.
21. Foundry
    ASIC 설계 업체와 고객들이 자신들이 갖고있는 공정에 적합한 기능 블럭들을 사용, 완성된 설계를 제조하기 위하여 이용할 수 있는 반도체 제조설비
22. Gate
    두개 이상의 입력들과 하나의 출력을 가진 회로로, 출력은 입력 신호의 논리함수로 표시된다.  기본적인 논리 게이트 형태로는 AND, OR, NAND, NOR와 같은 불린함수 (Boolean Function)들이 있다.
23. GDSII
    마스크를 만들기 위한 레이아웃을 생성시키기 위하여 사용되는 설계 데이타 형식의 하나로 다른 형식으로는 CIF가 있다.
24. Hierarchical Design
    하나의 모듈을 여러 종속 모듈들로 나누어 설계하는 방식으로 ,하나의 논리를 구조적으로 표기하는 방법.  예를 들면 하나의 마이크로프로세서 블럭은 게이트 블럭들로 구성된 플립플롭 블럭을 포함하고, 이 블럭들로 구성된 하나의 프로그램 카운터 블럭을 포함하고 있다.
25. Load
    구동 소자의 출력에 존재하는 저항이나 커패시턴스.
26. Macro Cell / Hard Macro
    코아 기능이라고도 하는데, 매크로는 본래 표준형 카탈로그 부품으로 제공되는 어떤 기능을 수행하는 복잡한 ASIC 셀이다.  하드 매크로로 불리기도한다.  (레이아웃이 설계 규칙에 맞게 고정되어 있기 때문)
27. Maintenance
    소프트웨어 회사의 툴에 대해 기술적 지원, 오류 정정 소프트웨어 개선, 서비스 등을 제공받기 위해, 사용자가 소프트웨어 회사에 지불하는 비용.
28. MPW : Multi Project Wafer
    여러 다른 설계자에 의해 설계된 여러개의 다른 프로젝트들을 한 웨이퍼상에 제조함으로써 NRE비용을 여러 설계자들에게 분담시키는 방법.
29. Netlist
    임의의 설계 구성 셀들과 이들의 연결 상태에 대한 정보 나열.
30. Net Comparison or Netcompare
    스키메틱 캡쳐에서 얻어진 네트리스트와 레이아웃의 네트리스트가 같은 기능과 연결성을 갖는지를 비교 검토하는 것.
31. Node
    회로 요소 또는 한 회로망의 임의 가지의 단자.
32. NRE : Non Recurring Engineering
    ASIC 시제품 제작을 위한 개발 노력 행위와 그에 연관된 비용에 관한 것.
33. Pad
    I/O 회로를 패키지 또는 기판에 연결하기 위해 사용되는 칩 가장자리에 위치한 금속 영역.
34. P & R
    레이아웃의 배치및 배선
35. PGA : Pin Grid Array
    어떤 그리드에 나열된 패키지의 리드 (Lead)를 패키지 몸체 밑의 아래방향으로 나오게 하는 Through Hole 장착 패키지 기술.
36. Physical Design
    트랜지스터, 셀, 블럭과 그것들의 배치와 배선을 포함하는 기하학적 요소들의 항으로 집적회로 레이아웃을 도형적으로 구현하는 것.
37. Placement
    칩 레이아웃내의 세 또는 블럭들을 물리적으로 위치시키는 것.
38. Primitive
    게이트와 같은 낮은 레벨의 기능.
39. Prototype
    어떤 특정한 응용에 대해 첫번째 설계 또는 첫번째 동작 모델의 형태.  정확성과 기능을 평가하기 위한 시제품 혹은 시작품.
40. Routing
    셀들 사이의 연결 통로.
41. Scribe Line
    인접한 다이의 위치를 분리시키는 웨이퍼상의 영역.  스크라이브 영역선은 각각의 칩을 산출하기 위해 줄쳐 있거나 잘려지는선.
42. Sea of Gate
    배선용 채널을 따로 가지지 않으며 트랜지스터가 연속적으로 배열된 게이트어레이 구조의 한 형태.
43. Silicon Compiler
    고수준 설계 표기가 주어졌을때, 도형적 설계와 시뮬레이션을 포함하는 모든 필요한 설계 관점들을 컴파일하거나 종합하는 설계 툴.
44. Simulation or Test Vector
    회로의 입력에 적용되어 연산되었을때, 도형적 설계와 시뮬레이션을 포함하는 모든 필요한 설계 관점들을 컴파일하거나 종합하는 설계 툴.
45. Standard Cell
    고정된 물리적, 전기적 특성들에 의해 특정지어지는 게이트 또는 래치오 같은 기본적인 기능적인 요소.
46. Symbol
    셀의 경계 박스와 I/O 포트를 그림으로 나타낸 것.
47. Synthesis
    상태천이기계, 진리표, 또는 불린 방정식등의 고수준 설계 서술을 특정한 게이트 레벨 논리 구현으로 변환하는 것.
48. VHDL : VHSIC Hardware Description Language
    언어적 사양에 따라 기능적 등가 칩을 생산할 수 있는 많은 ASIC회사들에 의해 이상적으로 선정된 사양을 만드는데 사용되는 기술도립적인 표준형 설계 표기 언어.  (IEEE 1076)
49. Yield
    웨이퍼 상의 올바로 동작하는 칩 수와 전체 칩수의 비율.